关键问题
说明
DDR 和 DDR2 SDRAM 高性能控制器 MegaCore 功能不完全支持 VCS 模拟器。
此问题影响所有配置。
设计不模拟。
解决方法
存在以下变通办法。
对于 VHDL，请更改以下代码：
- 在文件实例名称>_example_driver.vhd，
更改
when行 333 和 503 之间的所有语句 从when std_logic_vector’(“”)到when “”. - 在文件测试台\示例名称>_tb，
将第 191 行更改
signal zero_one(gMEM_BANK_BITS -1 downto 0) := (0 => ‘1’, others => ‘0’)为signal zero_one(gMEM_BANK_BITS -1 downto 0) := (\'1\', others=> \'0\').
对于 Verilog HDL：
无需更改。调用 Verilog 分析器集
v2k 该交换机启用 Verilog 2000 结构。
此问题将在 DDR 的将来版本中修复，并且 带有 ALTMEMPHY IP 的 DDR2 SDRAM 控制器。