关键问题
说明
当您在包含的 VHDL 中模拟 Qsys 硬件设计时
JTAG UART 内核，您使用命令运行模拟 ld_debug ，
您可能会看到以下错误消息：
# ** Error: (vsim-7) Failed to open VHDL file "system_tb_system_inst_jtag_input_stream.dat"
in r mode.
您可以安全地忽略此错误，因为它不影响
stdout JTAG UART 的输出。
仿真硬件时，不会出现此错误消息 在 Verilog HDL 中进行设计。
解决方法
使用命令运行模拟 ld ，并
错误未显示。
或者，忽略该错误消息。