说明
仅支持 altera.com（http://www.altera.com/support/examples/interfaces-peripherals/exm-seriallite-stratix-v.html）上的 SerialLite II IP 内核设计示例，以进行 verilog 模拟。如果模拟 VHDL 中的设计示例，您可能会遇到问题。
解决方法
提供任何工作。您必须参考 altera.com 上现有的 Verilog HDL 设计示例，创建您自己的 VHDL 模拟。