文章 ID: 000077800 内容类型: 错误讯息上次审核日期: 2021 年 08 月 28 日

错误：pcie_hard_ip_0_pcie_bfm_0：altera_pcie_bfm_qsys不支持 VHDL 仿真的生成。生成可用于：Verilog 仿真、Quartus 合成

环境

Quartus 版本

英特尔® Quartus® II 订阅版

已找到版本: 13.0.1

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

当您尝试在 Qsys 下为 PCI Express®Stratix® IV IP 编译器生成 VHDL 测试台时，您可能会遇到此错误。

解决方法

为了避免此错误，请将 Verilog HDL 用于测试台。VHDL 测试台对Stratix IV 设计不可用。

此问题尚未定时解决。