为什么 TimeQuest 在为 英特尔® Stratix® V 设备使用 ATX PLL 和 PCIe IP 内核时报告了不正确的 coreclkout 频率？

使用 Arria® V GZ 或 Stratix® V 设备家族中的 ATX PLL 实施第 1 代或第 2 代 PCIe® IP 核时，会出现此问题。对于 ES 设备，报告的 coreclkout 是正确频率的 1/4。对于生产设备，报告的 coreclkout 为正确频率的 1/2。

这可以在使用报表时钟的 TimeQuest 中看到。coreclkout 和 observablecoreclkdiv 将具有与上述相同的错误报告频率。

要变通解决此问题：

1. 编译设计以确定 TimeQuest 报告的频率。
2. 添加以下 SDC 以约束 \'coreclkout\'：

create_clock -period <TimeQuest-report period 的一半> [get_pins -compatibility_mode {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]

例如，如果 TimeQuest 报告生产设备的 16ns 时钟周期，则 SDC 为：
create_clock -period 8.000 [get_pins -compatibility_mode {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]

请务必使用“-compatibility_mode”选项在 SDC 中使用通配符进行get_pins。