说明
Cyclone V 设备手册《硬核处理器系统技术参考手册》中，SDRAM PLL 输出时钟未在表 2-6 中列出。每个时钟的最大频率取决于设备的速度等级，您可以参阅下表。
Clk 名称 / 设备速度等级 | C6 | C7，I7 | C8， A7 |
ddr_dqs_base_clk | 高达 533 MHz | 高达 533 MHz | 高达 400 MHz |
ddr_2x_dqs_base_clk | 高达 1066 MHz | 高达 1066 MHz | 高达 800 MHz |
ddr_dq_base_clk | 高达 533 MHz | 高达 533 MHz | 高达 400 MHz |
解决方法
频率范围将包含在手册的未来发行版中。