文章 ID: 000077600 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

为什么我的Stratix V PCIe Gen 2 设计会间歇性地向 Gen1 速度降低训练?

环境

  • 英特尔® Quartus® II 订阅版
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于 Quartus® II 软件中存在错误,您可能会体验到第 2 代至第 1 代Stratix® V PCIe® Gen 2 设计限制。

    此问题仅影响 Stratix V 设备和 Quartus II 软件的版本,以及包括 12.0 SP2 版本。

    解决方法

    要解决此问题,请升级到 Quartus II 软件版本 12.0 SP2,然后从下面的相关解决方案下载并安装设备补丁 2.dp5 或更高版本。

    如本设备补丁的自述文件中所述,您需要执行以下步骤才能成功应用此解决方案:

    1. 添加以下 QSF 设置:

    set_instance_assignment名称XCVR_RX_SD_ON 1 到
    set_instance_assignment名称XCVR_RX_SD_OFF 5 到
    set_instance_assignment名称XCVR_RX_SD_THRESHOLD 4 到
    set_instance_assignment名称 XCVR_RX_COMMON_MODE_VOLTAGE VTT_0P70V 到

    2. PHY IP 重新配置控制器必须连接到 PCIe IP

    G1/G2:使用偏移消除 ON

    3. 重新生成 PCIe IP

    4. 重新编译设计

    此问题是 Quartus® II 软件未来版本中要解决的时间表。

    相关解决方案:

    http://www.altera.com/support/kdb/solutions/rd08232012_334.html

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    Stratix® V FPGA
    Stratix® V GX FPGA
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