问题287788：第 7 章Stratix III 设备 I/O 功能，版本 1.9
LVDS 输入片上终端 （RD） 部分的第一个句子说："零售阻力值为 10。" 但是，这应该说明"一个零售的抗拒值是 100 。"
问题156385：Stratix III 设备中的时钟网络和 PLL，版本 2.0
使用自动时钟切换时有两枚符合要求的子弹，第一枚不正确。它表示：
"两个时钟输入都必须运行。"
自动时钟切换的目的是在时钟之间切换（如果时钟停止运行）。实际要求是配置 FPGA时需要运行两个时钟。子弹应该显示：
"配置 FPGA时，必须同时运行两个时钟输入。"
问题10003633， 第 1 卷，第 4 章"Stratix III 设备中的 TriMatrix 嵌入式内存模块"，
版本 1.5
第 4-6 页错误地指出 MLAB 可以通过 Quartus® II 软件进行仿真来支持混合数据宽度。 此外，在第 4-10 页上，它错误地指出 Quartus II 软件可以通过使用多个 MLAB 在 MLAB 中实施混合宽度内存。
已解决的问题
问题10002079， 第 1 卷第 13 章"IEEE 1149.1 （JTAG） Stratix III 设备边界扫描测试"，版本 1.3。
版本 1.4 添加了有关 3.3V VCCPD 的信息。
问题10002636， 第 1 卷第 11 章"配置Stratix III 设备"，版本 1.4
有关 nCE 主连接和从属连接的信息已在 1.5 中修复。
问题10006577， 第 1 卷，第 4 卷：Stratix III 设备中的 TriMatrix 嵌入式内存模块，版本 1.7
Stratix III 手册描述 M9K 和 M144K 内存单元未在开机时初始化，因此无法处于未知状态，除非指定了 mif 文件。
正确的初始化行为：
M9K 内存单元通过 Quartus II 软件中的默认 mif 文件初始化到所有 0\s。用户可以通过定义的 mif 文件指定自己对内存单元的初始化。
M144K 内存单元未进行初始化，因此进入一种未定义的状态。 以防止 编程文件过大。用户可以通过定义的 mif 文件指定自己对内存单元的初始化。
问题10006414， 第 1 卷，第 11 周：配置 Stratix III 设备，版本 1.9
tCF2ST1（nCONFIG 高至 nSTATUS 高）的计时不会根据 tCFG（nCONFIG 脉冲宽度）而有所不同。nCONFIG 发布高后，在 tCF2ST1 最高规格内发布 nSTATUS，前提是您不将 nSTATUS 保持在较低的外部规格。
与相应表相关联的注释将被更改为："如果您不按 NSTATUS 的外部控制低延迟配置，此值适用。"
问题10005778， 第 1 卷，第 6 章 ："Stratix®III 设备中的时钟网络和PLL" 版本 1.8
注 2 表 6-10 也适用于 EP3SL200H780 设备。 该设备包含 4 个 PLL（B1、L2、R2 和 T1）。
问题10005130， 第 1 卷章 13 版本"IEEE 1149.1 （JTAG） Stratix III 设备边界扫描测试"版本 1.7
表 13-5 在 EP3SL110 设备的 32 位 IDCODE 中提供了错误版本 ID（4 位）。此设备的正确的 4 位版本 ID 是 0001。
问题10004486， 第 1 卷，第 8 章"Stratix III 设备中的外部内存接口"版本 1.8
第 8-28 页上的 Table 8-10 显示 DLL 的时钟源是不正确的。对于带有 F780 封装的 EP3SE80、EP3SE110 和 EP3SL150 设备，DLL2 只能由 PLL_B1 驱动。DLL3 不能由任何 PLL 驱动。DLL4 只能由 PLL_R2 驱动。专用时钟引脚与表 8-10 中的 DL 的关系是正确的。
问题10003564， 第 1 卷，第 9 章"Stratix III 设备中的高速差分 I/O 接口和 DPA"，版本 1.5
图 9–18 及其上方注释错误地描述了一个限制，其中单端输出引脚必须至少一行 LAB 远离差分 I/O 引脚。 实际上，对差分 I/O 引脚的单端输出引脚放置没有限制。图 9-18 和上方注释 4，将在本章的未来修订版中删除。
问题10002548，第 1 卷第 8 章"Stratix III 设备中的外部内存接口"，版本 1.4
注意 （2） 在表 8-5 中，如果您将这些引脚用于配置或作为 RUP 和 RDN 引脚进行 OCT 校准，您将损失一个 DQS/DQ 组（在任何模式下）。情况并非如此。
某些 x4 组中的 DQS/DQSn 引脚也可以用作 Rup/Rdn 引脚。如果 x4 组的内存接口被用作 Rup 和 Rdn 引脚进行 OCT 校准，则您无法使用该 x4 组进行内存接口。如果以下任一适用，您可以使用包括此 x4 组的 x8/x9 组：
- 您没有将 DM 引脚与差分 DQS 引脚一起使用
- 您未使用补充或差分 DQS 引脚
这是因为 x8/x9 组实际上包含 12 个引脚，因为这些引脚组是通过拼接两组 x4 模式而形成的，每个引脚有 6 个（参见表 8-4）。典型的 x8 或 x16 DDR2 SDRAM 设备由一个 DQS、一个 DM 和 8 个 DQ 引脚组成，可添加多达 10 个引脚。因此，如果您仔细选择引脚分配，可以使用 Rup 和 Rdn 的 2 个额外引脚。然而，在 DDR3 SDRAM 接口中，您必须使用差分 DQS，这意味着您只有一个额外的引脚。在这种情况下，在包含地址和命令引脚的银行中为 Rup 和 Rdn 引脚选择不同的引脚位置。
使用 x9 QDRII/QDRII SRAM 设备时，您不能使用与 DQS/DQ 组引脚共享的 Rup 和 Rdn 引脚，因为 Rup 和 Rdn 引脚是 CQn 引脚的双用途。在这种情况下，为 Rup 和 Rdn 引脚选择不同的引脚位置，以避免与内存接口引脚放置相冲突。您可以选择将 Rup 和 Rdn 引脚放置在数据写入组中，或将 Rup 和 Rdn 引脚放在地址和命令引脚所在的同一个组中。
您还可以将具有 OCT 模块的 Rup 和 Rdn 引脚放置在不同于内存接口存储体的内存条中，确保您将 Rup 和 Rdn 引脚放置在内存接口存储体电压中的内存条电压。
使用 x16/x18 或 x32/x36 组没有限制，这些组包括可将引脚成员用作 Rup 和 Rdn 引脚的 x4 组，因为有足够多的引脚可以用作 DQS 引脚。
注：对于 x8、x16/x18 或 x32/x36 组，您需要手动选择 DQS/DQ 引脚，这些组的成员被用于 Rup/Rdn，因为 Quartus II 可能无法正确放置它，因而可能会给您提供不合适的选择。
问题10002455，第 1 卷第 11 章"配置Stratix III 设备"，版本 1.4
表 11-14 错误地指出，数据[0] 引脚可在用户模式下使用一次用户 I/O，采用主动串行 （AS） 配置方案。使用 AS 配置方案时，数据 [0] 不可用作用户 I/O。
所有 AS 配置引脚（数据0、DCLK、nCSO 和 ASDO）都具有始终处于活动状态的薄弱的内部上拉电阻器。
问题10002455， 第 1 卷第 1 章"配置Stratix III 设备"，版本 1.4
表 11-14 错误地指出，数据[0] 引脚可在用户模式下使用一次用户 I/O，采用主动串行 （AS） 配置方案。使用 AS 配置方案时，数据 [0] 不可用作用户 I/O。
所有 AS 配置引脚（数据0、DCLK、nCSO 和 ASDO）都具有始终处于活动状态的薄弱的内部上拉电阻器。