文章 ID: 000077367 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

为什么 pll_powerdown输入信号不能重置 英特尔® Arria® 10 设备 fPLL？

环境

  • 英特尔® Quartus® Prime 标准版
  • 英特尔® Quartus® Prime Pro Edition
  • fPLL 英特尔® Arria® 10 Cyclone® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    默认情况下，英特尔® Arria® 10 fPLL IP 内核的内部重置信号由 Avalon-MM 寄存器控制，但不受 pll_powerdown 输入信号控制。因此，表明pll_powerdown输入信号不会重置 英特尔® Arria® 10 fPLL。

    解决方法

    添加以下 QSF 分配，将重置控制从Avalon-MM 寄存器更改为pll_powerdown输入：

    set_global_assignment - 名称VERILOG_MACRO"ALTERA_XCVR_A10_ENABLE_ANALOG_RESETS=1"

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    英特尔® Arria® 10 FPGA 和 SoC FPGA

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