为什么在英特尔® Stratix® 10 L-Tile/H-Tile 收发器 10G RX 接口中会看到丢包？

由于 英特尔® Stratix®10 L-Tile/H-Tile 收发器 RX Core FIFO 出现问题，如果满足以下所有条件，将在 RX 接口中观察到数据包丢失：

• 增强型 PCS 收发器 RX 内核 FIFO 配置为 10GBASE-R 模式
• TX 链路合作伙伴与 英特尔 Stratix 10 收发器 RX 之间非零 PPM;而英特尔 Stratix 10 RX CDR 恢复时钟比 rx_coreclkin 慢
• 重置收发器 PHY 可能会触发问题
  

受此问题影响的典型应用程序如下：

- 在原生 PHY IP 中提供 10GBASE-R、10GBASE-R 低延迟或 10GBASE-R，以及 KR FEC 预设

- 10GBASE-KR PHY IP

- 低延迟以太网 10G MAC IP 的 10GBASE-R 示例设计

当问题发生时， IDLE 字符会被错误地插入数据包前导之间。MAC 层无法识别损坏的数据包头，会导致数据包丢失。

使用下面的两个变通办法来避免此问题。

1. 在 TX 链路合作伙伴与 英特尔® Stratix® 10 收发器 RX 之间使用 0 PPM 时钟
2. 将 1G/2.5G/5G/10G 多速率以太网 PHY IP 用作在核心逻辑中实施类似 RX 内核 FIFO 功能的替代方法

此问题将在 英特尔® Quartus® Prime Pro 软件的未来发行版中解决。