文章 ID: 000077217 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

使用 Quartus II 软件版本 7.2 Service Pack 2 编译的Stratix III 3SL340 设计中是否存在与 PLL 引脚相关的已知问题？

环境

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    Quartus® II 软件版本 7.2 Service Pack 2 在某些封装选项中错误地配置Stratix® III 3SL340 设备中的四个设备引脚（参见下表）。这是因为 Quartus II 软件中使用的输入寄存器错误和延迟链设置。受影响的输入引脚名称是 PLL_R1_CLKn、PLL_R1_CLKp、PLL_R4_CLKn和PLL_R4_CLKp。 Altera建议应用软件补丁 72SP2 2.03以解决此问题。

    要获取补丁， 请通过在mysupport.altera.com 提交服务请求Altera联系技术支持。

    Stratix III 3SL340 设备封装

    受影响的引脚

    F1517

    AU1、AU2、C1 和 C2

    F1760

    AY1、AY2、C1 和 C2

    H1152

    没有

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    Stratix® III FPGA

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