对于 Quartus® II 软件版本 6.1 和 7.0 中的Stratix®家族设计(Stratix和Stratix GX),当您使用 SignalTap® II:贴装过滤器时,Node Finder 不会列出快速 PLL 输出时钟网。 要使用快速的 PLL 时钟输出作为 SignalTap II 逻辑分析器的采集时钟,请在拟合后时钟网络名称中键入您要使用的后拟合时钟网络名称。您可以在 Technology Map Viewer 中找到此网名。
这个问题从 Quartus® II 软件版本 7.1 开始就得到了修复。