说明
这个问题是由于 TSE sdc 文件内的限制，它依赖于假设 TSE 时钟由顶层引脚开源，而不是内部逻辑。
解决方法
在 TSE 时钟源自内部逻辑的情况下， create_clock 或 create_generated_clock 分配已经存在， 则需要修改 TSE sdc 文件以删除这些时钟的时钟分配。
例如：
如果 TSE 输入时钟"clk"由内部 PLL 而非顶级时钟引脚馈送，则在时序分析过程中会收到以下警告：
警告：在 tse_constraints.sdc （363） 处忽略过滤器：clk 无法与端口匹配
**请注意，线路号可能因 TSE 内核的配置而异。
警告的原因是，TSE sdc 文件包含一个 create_clock 分配用于不再需要的"clk"输入，因为 TSE 内核的"clk"端口现在从已经受限的 PLL 输出馈送。
为了避免警告，只需评论一下 create_clock 限制， 因为它不是必需的。
上述解决方案适用于由内部逻辑而非顶层引脚馈送的任何 TSE 时钟。
此限制计划在未来的三速以太网 IP 版本中解决。