说明
使用Altera® 配电网络 （PDN） 工具， 自动 去耦模式可能会导致 Zeff 过高，如果用户输入的 PCB 参数导致 PDN 效率低下，而当前被 PCB 去耦合的效果极高，则可能会发生高。
借助高难度的 PCB 和当前的参数， 自动 去耦模式将继续添加去耦电容器，直到它确定它们的影响可以忽略不计，从而导致数百个电容器。电容器数量少得多，可以手动实现性能类似的去耦方案。
解决方法
除了手动去耦合，您还可以通过准确估算当前需求并提高 PCB 效率来减轻去耦负担。
您也许能够通过以下方式减少对 PCB 当前的要求：
- 估算Altera早期功耗估算器 （EPE） 中的现实当前要求。
- 输入真实的 EPE 逻辑"切换率"数据。不现实的高切换率会大幅提高动态当前的要求。
- 在 EPE 中输入现实的逻辑要求。
- 在 EPE 中输入逼真的时钟频率。
- 使用 Quartus® II 软件（Power Play Power Interfaceer）PPPA 和 .vcd 仿真输入进行准确的电流要求估算。
- 考虑根 Sum Squared （RSS），平均为共享电源轨。有关此方法的详细信息，您可以参阅 PDN 工具的"简介"选项卡。
通过以下方式，PCB 可以变得更高效：
- 降低介质厚度，提高机架间电容 （PWR） 和地面 （GND） 平面对比。
- 增加 PWR 和 GND 平面的平面间电容，增加其表面面积。
- 通过将环路从 PWR 和 GND 平面配对到FPGA，将其移到FPGA安装到 PCB 的表面上来降低循环电感。
- 通过将这些电感放置在最靠近飞机的 PCB 表面上，降低高频去耦电容器到 PWR 和 GND 平面对的循环电感。
- 使用 Via On Side （VOS） 而不是通过结束 （VOE） 电容器安装拓扑来帮助高频。
- 使用超低（有效系列电感）ESL 安装电容器帮助高频。例如 X2Y 封装样式。
- 使用超低（有效系列耐用性）ESR 大容量电容器以帮助降低频率，
- 考虑通过更小的 ESL 来实现更大的通过。
现实的工具输入可以使去耦更容易实现。以下因素影响 Ztarget 的计算：
- 动态电流的增加可减少 Ztarget，并使去耦合难以实现。参阅上述准则。
- 在 PDN 工具中输入逼真的噪声"或纹波数字。噪声图应从 PDN 工具 的"简介"选项卡中的设备和导轨特定表中取出。您不应从设备数据表中使用 DC 规范。不现实的纹波要求会减少 Ztarget，并使脱耦变得困难。
- 在 PDN 工具中输入现实的瞬态 % 数据。此 tansient % 图应从 PDN 工具 的"简介"选项卡中的设备和导轨特定表中查看。不现实的瞬态 % 要求减少了 Ztarget，并使去耦成为可能变得困难。