说明
当事务由以内存时钟的四分之一速率 （1 ctl_clk = 4 mem_ck） 运行的控制器时钟生成事务时，您可能会在 DDR3 UniPHY 四分之一速率内存控制器中看到大于预期的 tRCD 延迟。
解决方法
控制器能够为每个控制器时钟发出 2 个命令，单行命令（如 ACTIVATE 或 PRECHARGE）和单列命令（如 WRITE 或 READ）。当 tRCD 为 11 时，表示 11 mem_ck 或 2.75 （11/4） ctl_clk。
此值向上舍入为 3 ctl_clk或 12 mem_ck。此外，每个控制器时钟可分为四个相位，每个控制器时钟的每个mem_ck周期对应一个相位。控制器设计用于在每个控制器时钟周期的第一阶段发送行命令，在第三阶段发送列命令。这为 tRCD 增加了 2 mem_ck 延迟。在本例中，tRCD 的最终延迟为 12、2 或 14 mem_ck。