说明
如果自动生成的 PCI Express®示例链设计顶级测试台文件 变体名称>_example_chaining_pipen1b.vhd 连接到错误时钟 （internal_core_clk_out） 中的逻辑便可以看到这一点。
_example_chaining_pipen1b.vhd 中的所有逻辑都必须连接到 pld_clk，如 PCIe® 内核实例和Altera®示例实体所示。
pld_clk和internal_core_clk_out在逻辑上是相同的。但是 ，由于并联网延迟，在模拟中pld_clk不等于internal_core_clk_out。