说明
当FPGA设备的室温升高时，您可能会看到 Bitec 像素时钟恢复 IP 中的Altera® PLL IP 在动态重新配置后丢失了锁。在这次活动中，Bitec 像素时钟恢复 IP 的reset_out信号表明，监视器没有观察到任何视频。当FPGA设备冷却时，显示器上的视频将恢复，Altera PLL IP 重新获得锁，而 Bitec 像素时钟恢复 IP reset_out信号未表明。 问题的根本原因是 Bitec 像素时钟恢复 IP 配置的不正确的 PLL VCO 柱分压器设置。错误设置会使 VCO 频率超出设备数据表中规定的法律范围。
解决方法
您可以通过以下相应链接修复英特尔® Quartus® Prime 标准版软件版本 17.1 和英特尔® Quartus® Prime 标准版软件版本 17.1 Update 1 的此问题：
对 v17.1：
v17.1.1
此问题从英特尔® Quartus® Prime 标准版软件版本 19.1 开始修复。