文章 ID: 000076783 内容类型: 故障排除 上次审核日期: 2020 年 12 月 14 日

使用 10® FPGA 或 英特尔 Agilex 7 设备时，JTAG master_reset输出到 英特尔® Stratix®Avalon主桥组件是否有已知问题？

环境

  • 英特尔® Quartus® Prime Pro Edition
  • JTAG 至 Avalon 主桥接英特尔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    是的，由于英特尔® Quartus® Prime 专业版软件版本 20.4 及更早版本中出现一个已知问题，JTAG 到 Avalon 主桥组件的master_reset输出可能不稳定，并且在英特尔® Stratix® 10 FPGA 或® 英特尔 Agilex 7 设备中使用时，可能会创建虚假的重置算法。

    这是因为在配置后不会重置这种异步重置输出的 JTAG 逻辑，并且寄存器的初始状态为未知，因此在设备配置后，这种重置输出的行为是不可预测的。

    解决方法

    使用 英特尔® Stratix® 10 FPGA 或 英特尔 Agilex 7 设备时，不要将 JTAG 的master_reset输出用作任何逻辑的重置源Avalon®主桥 IP。

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    本文适用于 2 产品

    英特尔® Agilex™ FPGA 和 SoC FPGA
    英特尔® Stratix® 10 FPGA 和 SoC FPGA

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