文章 ID: 000076646 内容类型: 产品信息和文件上次审核日期: 2021 年 08 月 27 日

如何修复Stratix V DDR3 设计c2p_write_clk与pll_write_clk之间的时序违规？

环境

错误 ID: FB: 409080 (TRY TO FIX IN 17.1);

Quartus 版本

英特尔® Quartus® II 订阅版

已找到版本: 14.0

FPGA 知识产权

带有 UniPHY 英特尔® FPGA IP 的 DDR3 SDRAM 控制器

已找到版本: 14.0

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

对于基于 Stratix® V DDR3 UniPHY 的设计，您可能会看到在 c2p_write_clk 和pll_write_clk 时钟域之间的数据路径上保持时序违规。

解决方法

要解决这些保留时序违规问题，请按照以下步骤操作：

1）在 IP 生成的if0_pll0.sv文件中，设置

参数WRITE_CLK_PHASE = "938 ps"

2）在 IP 生成的if0_p0_parameters.tcl文件中，设置

设置：GLOBAL_mem_if_ddr3_emif_example_design_example_if0_p0_pll_phase（PLL_WRITE_CLK） 270.0