文章 ID: 000076630 内容类型: 错误讯息 上次审核日期: 2017 年 08 月 14 日

Error (12077):节点实例“altera_mult_add_rtl2”实例化未知参数“ACCUM_SLOAD_PIPELINE_SCLR”

环境

  • 英特尔® Quartus® Prime 标准版
  • DSP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于英特尔® Quartus® Prime 标准版软件 17.0 中Cyclone® V FPGA ALTMULT_COMPLEX IP 出现问题,如果 IP 变体文件类型是 VHDL,则在编译过程中可能会看到上述错误。

    解决方法

    要解决此问题, 请使用 Verilog IP 变体文件类型。

    此问题从英特尔® Quartus® Prime 标准版软件版本 18.0 开始修复。

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    本文适用于 1 产品

    Cyclone® V FPGA 和 SoC FPGA

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