关键问题
说明
由于 英特尔® FPGA 三速以太网 IP 内核的模拟模型出现问题 ，英特尔® FPGA 三速以太网 IP 核的rx_clk输出和 tx_clk 输出在模拟中大约 1.7 秒之后。
这是由于内部 32 位时钟计数器的 MSB 不切换。
此问题仅可在模拟中看到。
解决方法
对于此问题，没有解决方法。
此问题从英特尔® Quartus® Prime 标准版软件版本 21.1 开始修复。