为什么英特尔® Cyclone® 10 DDR3 IP emif_usr_clk频率模拟不准确？

由于英特尔® Cyclone® 10 DDR3 IP 出现问题，生成的示例设计模拟 了emif_usr_clk 频率。

例如，如果示例设计设置为内存时钟频率 = 533.33MHz，用户逻辑的时钟速率 = 季度，而 PLL_refclk = 133.33MHz，则预期 emif_usr_clk 应模拟 133.33MHz。

但是，您可以在模拟波形查看器中观察 7.52ns = 133MHz 的 emif_usr_clk。

变通方法是手动编辑模拟设计文件（例如，目录路径可能如下：/emif_c10_0_example_design/sim/ip/ed_sim/ed_sim_emif_c10_0/altera_emif_c10_180/sim/ed_sim_emif_c10_0_altera_emif_c10_*_*.v）。

在下面的示例中，搜索参数并将其编辑到正确的周期值以与所需的频率相匹配。

1445:                .PLL_VCO_FREQ_MHZ_INT （533）

1446:                .PLL_VCO_TO_MEM_CLK_FREQ_RATIO （1），

1447:                .PLL_PHY_CLK_VCO_PHASE （2），

1448:                .PLL_VCO_FREQ_PS_STR （" 1876 ps"），

1449:                .PLL_REF_CLK_FREQ_PS_STR （" 7504 ps"），

1450:                .PLL_REF_CLK_FREQ_PS （7504），

1451:                .PLL_SIM_VCO_FREQ_PS （1880），

1452:                .PLL_SIM_PHYCLK_0_FREQ_PS （3760），

1453:                .PLL_SIM_PHYCLK_1_FREQ_PS （7520）// 示例：将此值从 7520 更改为 7500

1454:                .PLL_SIM_PHYCLK_FB_FREQ_PS （7520）// 示例：将此值从 7520 更改为 7500

1455:                .PLL_SIM_PHY_CLK_VCO_PHASE_PS （470）

1456:                .PLL_SIM_CAL_SLAVE_CLK_FREQ_PS （7520）// 示例：将此值从 7520 更改为 7500

1457:                .PLL_SIM_CAL_MASTER_CLK_FREQ_PS （7520）// 示例：将此值从 7520 更改为 7500

保存已编辑的参数后，重新运行模拟以反映正确的频率。