关键问题
说明
此问题影响 DDR2 和 DDR3、QDR II 和 RLDRAM II 产品。
Arria V 中的硬内存接口结构支持时钟
速率高达 267 MHz。随 IP 提供的示例设计为
时钟速度 pll_afi_clk 为 533 MHz。设计示例
应该用时钟 pll_half_afi_clk 来代替。
解决方法
此问题的变通方法是修改示例设计
来代替 pll_half_afi_clk pll_afi_clk
as the clock .
此问题将在将来的版本中修复。