说明
您在使用 ModelSim 仿真基于 VHDL 的 DDR3 UniPHY 内存控制器时可能会遇到上述警告。当在 VHDL 中生成 DDR3 内存控制器时，所有 Verilog 和 SystemVerilog 子模块都会进行加密，以允许使用单语言模拟器进行模拟。如果加密文件集中发生警告，将生成像上述这样的加密消息。
解决方法
确保按照_sim目录中msim_setup.tcl 文件中指定的顺序编译 DDR3 文件。编译的无序文件都可能导致上述警告。
如果在按正确顺序编译文件后仍然看到上述警告，则需要创建基于 Verilog 的 DDR3 UniPHY 内存控制器，并使用未加密的 Verilog 和 SystemVerilog 文件代替加密文件集来隔离警告源。这需要像 ModelSim SE 这样的双语言模拟器。