说明
由于 Quartus® II 软件 12.1 版及更高版本存在问题，如果 Stratix® V 原生 PHY 上的 rx_cdr_refclk 端口的多个输入连接到同一 refclk 引脚，则可能会看到此内部错误。
例如，如果端口 rx_cdr_refclk（0 ） 和 rx_cdr_refclk（1） 都连接到引脚 refclk1，则可能会出现此错误。
解决方法
为了避免这个问题，将 CDR PLL 的每个时钟输入连接到其自己的 refclk 引脚。
从 Quartus® II 软件版本 13.0 开始，该问题已修复。