文章 ID: 000076534 内容类型: 故障排除 上次审核日期: 2020 年 10 月 16 日

为什么在 RX Simplex 模式下使用 JESD204C 英特尔® FPGA IP编译 英特尔® Stratix® 10 FPGA或 Intel Agilex® 7 设计时,会看到大量与 RAM 模块被合成相关的警告?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • JESD204B 英特尔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    使用 RX Simplex 模式的 JESD204C 英特尔® FPGA IP英特尔® Stratix®针对 10 个带 E-Tile 收发器的设备或使用英特尔® Quartus® Prime Pro Edition 软件 19.2 及更高版本的Intel Agilex® 7设备编译设计时,您可能会看到如下所示的警告。

    以下警告与信号 rx_eb_data_soemb_out_w_w[L-1:0] 和 rx_eb_data_somb_out_w_w[L-1:0] 相关,可以安全地忽略,因为每个信号中只有位 [0] 将用作传输层的输入。

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    以下警告与同步标头配置为 CRC-12 时j204c_rx_cmd_data [18:7] 的信号相关。

    但是,可以放心地忽略这些,因为CRC-12配置仅使用较低的7位(因此,将合成12个信号)。

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    解决方法

    这些警告消息是意料之中的,可以安全地忽略。

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    本文适用于 3 产品

    英特尔® Stratix® 10 TX FPGA
    英特尔® Stratix® 10 MX FPGA
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