说明
为最大程度地减少在英特尔® Arria® 10 设备上使用低延迟 10G MAC IP 内核时的抖动，确保高级传输 （ATX） 锁相环 （PLL） 和分段式 PLL （fPLL） 放置，这样他们才能直接从参考时钟缓冲区源入输入参考时钟，而无需通过参考时钟网络。
解决方法
为获得最佳的抖动性能，英特尔建议将参考时钟尽可能靠近传输 PLL。
在同一个收发器组中使用专用参考时钟引脚。
每个收发器组都有两个专用参考时钟 （refclk） 引脚。底部 refclk 引脚直接馈送底部 ATX PLL、fPLL 和 CMU PLL。顶部 refclk 引脚直接馈送顶部 ATX PLL、fPLL 和 CMU PLL。
使用位置限制确保 ATX PLL 和 fPLL 位于最佳顶部或底部位置，与您选择的专用 refclk 引脚位置保持一致。