关键问题
说明
如果您的设计目标Arria V 或 Cyclone V 设备和 包括硬核处理器系统 （HPS） IP 凌动、拟合后模拟 在以下情况下可能运行不正确：
- 如果
hps2fpga接口数据宽度 配置为 32 或 128 位 - 如果
fpga2hps配置了接口数据宽度 至 32 或 128 位 - 如果
hps2fpga用户时钟输出频率 大于 100 MHz
解决方法
更新生成的 Verilog 输出文件（.vo） 由 EDA 网络列表 Writer 在拟合后模拟之前执行，如下所示：
- 添加一个命名
DATA_WIDTH和 根据 Advanced 将值设置为 32、64 或 128hps2fpga可扩展接口 （AXI） 数据宽度。 - 添加一个命名
DATA_WIDTH的参数，并设置 根据 AXI 的数据值达到 32、64 或 128fpga2hps数据宽度。 - 添加命名的参数
H2F_USER0_CLK_FREQH2F_USER1_CLK_FREQ，以及H2F_USER2_CLK_FREQ。 根据频率设置这些参数的值 的h2f_user0_clk，h2f_user1_clk和h2f_user2_clk用户 时钟，分别。