说明
由于英特尔 Quartus® Prime Pro 软件 19.3 及更早版本的 eSRAM 英特尔® FPGA IP出现问题，如果项目使用的是两个 eSRAM，分析和合成后您将看到此警告消息：
警告 （16817）：iopll.v（30）的 Verilog HDL 警告：覆盖先前对 iopll 模块的定义
如果两个 eSRAM 具有相同的 PLL 参数（PLL 参考时钟频率 和 PLL 所需的时钟频率），则可以忽略警告消息。
如果两个 eSRAM 具有不同的 PLL 参数，则在编译后，它们将设置为从 eSRAM IP 参数之一获取的相同 PLL 频率。请参阅 > Plan Stage > PLL 使用摘要 中的 Quartus Fitter 报告，以观察已实施的 eSRAM I/O PLL 频率。
解决方法
此问题从英特尔® Quartus® Prime Pro Edition 软件版本 20.1 开始修复。