说明
是的。DCLK 信号是被动串行、快速被动并行和被动并行同步模式中的配置时钟信号，可以在配置前后切换。
如果数据信号较高或较低，在配置开始时切换 DCLK 不应是问题。FPGAs在数据线开始注册配置数据之前，先寻找一个启动序列。因此，只要数据信号不随机切换，DCLK 转换就不会启动配置周期或导致错误。
配置后，FPGA将忽略 DCLK 上的输入。
环境
BUILT IN - ARTICLE INTRO SECOND COMPONENT