说明
当您在 PCI Express （PIPE） x8 配置中实例化 Stratix® IV GX 收发器时，ALTGX MegaWi® 插件管理器为输出端口提供两个位 coreclkout ，每个收发器模块一个。
Altera发现，在上述配置的功能模拟过程中，始终 coreclkout[1] 卡在逻辑零。预期的行为是同时过渡到二者 coreclkout[0] coreclkout[1] 。
变通方法：Altera建议您仅使用 coreclkout[0] 端口来对设计中的用户逻辑进行时钟。