通过 Altera® 设备中的 ALTLVDS 宏功能使用专用 SERDES 时，支持的数据速率将显示在相应设备数据表的高速 I/O 规格中。 但这些数据速率基于在设备内的专用时钟网络上路由的快速时钟最大频率。
并行时钟域的最大频率取决于设计。 确定并行时钟域最大频率的因素是：
- 数据速率
- 串行或解串化因子
- 设备速度等级
- 并行域时钟网络
时序违规可以在并行域（也称为慢时钟）域上发生，尤其是在串行时钟域传输的并行上。
串行化和解串化因子将确定与串行数据速率有关的并行数据速率。假设您不能更改系统的串行数据速率，您可以通过提高发射器的串行化因数和接收器的解串化因子来降低并行数据速率。
如果更改串行化或解串化因子不是系统的选项，您可以使用更快的速度等级设备来帮助满足时序要求。
还可通过选择区域或双区域路由资源来改善并行时钟域时序 tx_coreclock 在ALTLVDS_TX兆功能中，或适用于 rx_outclock 在 ALTLVDS_RX 兆功能中。 Quartus® II 软件可能会默认选择全局路由资源。 当使用高性能 I/O 接口时，区域时钟网络可提供更好的时序结果。
如果风扇扇出用于tx_coreclock 或 rx_outclock 在设计中，您需要全局资源，可以将 ALTCLKCTRL 宏功能添加到设计中并连接其 inclk端口到 rx_outclock 或 tx_coreclock 输出端口。 将 ALTCLKCTRL 宏功能的 outclk 端口连接到内核扇出。 ALTLVDS 自动生成的寄存器仍可根据 ALTLVDS 宏功能的选择使用区域时钟网络，其余逻辑将使用 ALTCLKCTRL 宏功能中选择的全局资源。
如果您将 ALTLVDS 与外部 PLL 模式选项一同使用，则应该在设计中添加两个 ALTCLKCTRL 宏功能。 一个应设置为一个区域时钟，用于由 ALTLVDS_RX 驱动的寄存器 rx_out 端口或驱动ALTLVDS_TX的寄存器 tx_in 港口。 其他 ALTCLKCTRL 宏功能应设置为全局时钟，用于使用 rx_outclock 或 tx_coreclock.
您可以验证您的设计是使用两种类型的时钟网络 rx_outclock和 tx_coreclock 在编译报告中查看 全局及其他快速信号。