说明
在以下条件下，使用低延迟或原生 PHY、Stratix® V GX 或 Arria® V GZ 设备的 10G PCS 基本模式时，您可能会看到接收器延迟过多：
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位滑选为 Word 对齐模式
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变速箱比率配置为 66：40、64：32 或 50：40
对于上述收发器 PHY 配置，如果rx_bitslip端口切换超过FPGA结构接口宽度 -1 倍，则往返环回延迟可能会增加 1-23 个并行时钟周期。
解决方法
要解决此问题，上述收发器 PHY 配置不应切换rx_bitslip端口超过FPGA结构接口宽度 -1 倍。
Altera建议至少将rx_bitslip脉冲分离开 20 个并行时钟周期，以考虑收发器 PCS 管线延迟。
另一种解决方法是在 Native PHY 上使用rx_clkslip功能。