文章 ID: 000075653 内容类型: 错误讯息 上次审核日期: 2021 年 08 月 27 日

错误：PLL Output Counter 参数"output_clock_frequency"设置为非法值 <clock frequency=""> 在 node gpll~PLL_OUTPUT_COUNTER'</clock>

环境

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    当在 Altera 锁相环 （Altera PLL） IP MegaCore）中选择的 设备速度等级 时，您可能会在 Quartus® II 软件中出现此错误®与目标 Stratix® V、Arria® V 或 Cyclone® V 设备的速度等级不匹配。

    解决方法 确保Altera PLL IP 内核 MegaCore 中选择的 设备速度等级 与目标设备的速度等级相匹配。

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