说明
由于英特尔® Quartus® Prime 专业版软件 21.1 中生成的英特尔 Interlaken（第二代）英特尔 FPGA IP设计示例出现问题，mgmt_clk信号有一个虚拟引脚分配，可防止将收发器工具包分配到设备引脚。
解决方法
为了修复此问题，打开英特尔 Interlaken（第二代）的 Quartus 设置文件 （.qsf）用于英特尔 FPGA IP设计示例，然后将以下虚拟引脚分配替换为 PCB 上的 100MHz 时钟信号分配。
更换 此 分配。
set_instance_assignment名 VIRTUAL_PIN ON -to mgmt_clk
在为英特尔 FPGA IP设计示例生成英特尔 Interlaken（第二代）时，您还应确保勾选"启用原生 PHY 调试主端点 （NPDME）"选项。
此问题从英特尔® Quartus® Prime 专业版/标准版软件版本 21.3 开始修复。