说明
由于 Quartus® II 软件 13.1 版及更早版本存在问题，对于源寄存器使用标准内核寄存器实现，而目标寄存器作为专用 DSP 输入寄存器实现的路径Arria® V 设计中，您可能会发现保持时间违规。
解决方法
要变通解决此问题，请通过将此约束添加到 Synopsys 设计约束 （.sdc） 文件中来在拟合过程中过度约束保持要求：
if {（$：：quartus（nameofexecutable） == “quartus_map”） ||（$：：quartus（nameofexecutable） == “quartus_fit”）}{
set_min_delay -from [get_keepers {<sourece register>}] -to [get_keepers {<destination register>}] 0.1
}
如果您看到的违规大于 100 ps，则可以增加过度约束值。
启动 Quartus® II 软件版本 13.1.2 时，该问题已修复