文章 ID: 000075516 内容类型: 故障排除 上次审核日期: 2021 年 03 月 10 日

如果未表明 MSI 消息控制寄存器的 msi_enable 位或 PCI 命令寄存器的 Bus Master Enable bit，L-/H-Tile Avalon®流 IP 为何会生成 MSI 中断？

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 适用于 PCI Express* 的 Avalon-ST 英特尔® Stratix® 10 硬核 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    适用于 PCI Express 的 L-/H-Tile Avalon®流 IP 不检查 MSI 消息控制寄存器的 MSI Enable 位或 PCI 命令寄存器的 Bus Master Enable Bit，并会生成单个 dword Memory Write TLP 来发送 PCI Express 链路上的 MSI 中断，每次 表明app_msi_req 信号时。

    解决方法

    要解决此问题，用户应用逻辑必须先验证 MSI Enable 和 Bus Master Enable bits 的状态，然后再表明 app_msi_req 信号。

    这些信息已添加到面向 PCI Express 用户指南的 2021.09.17 版 L 和 H-tile Avalon® 流传输和单根 I/O 虚拟化 （SR-IOV） IP 中。

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