适用于 PCI Express 的 L-/H-Tile Avalon®流 IP 不检查 MSI 消息控制寄存器的 MSI Enable 位或 PCI 命令寄存器的 Bus Master Enable Bit,并会生成单个 dword Memory Write TLP 来发送 PCI Express 链路上的 MSI 中断,每次 表明app_msi_req 信号时。
要解决此问题,用户应用逻辑必须先验证 MSI Enable 和 Bus Master Enable bits 的状态,然后再表明 app_msi_req 信号。
这些信息已添加到面向 PCI Express 用户指南的 2021.09.17 版 L 和 H-tile Avalon® 流传输和单根 I/O 虚拟化 (SR-IOV) IP 中。