关键问题
说明
如果您生成了针对 Cyclone IV E 设备的内核
高性能控制器架构，无需创建
首先是新项目，MegaWi款项插件管理器选择默认值
不支持的速度等级和时钟频率值。如果
您生成内核， The given combination of PLL input
and output cannot be synthesized. 出现错误消息。
此问题影响所有使用高性能的设计 面向Cyclone IV E 设备的控制器架构。
系统无法生成。
解决方法
创建新项目，并在生成之前先选择设备 内核。确保指定速度等级到更高的值 8 以及时钟频率达到高于 200 MHz 的值。
此问题将在 DDR 的将来版本中修复，并且 带有 ALTMEMPHY IP 的 DDR2 SDRAM 控制器。