文章 ID: 000075419 内容类型: 错误讯息 上次审核日期: 2021 年 08 月 27 日

警告 (16817):Verilog HDL 在 alt_etipc3_nphy_elane.v 下扭曲 (12698)

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 25G 以太网英特尔® FPGA IP
  • 适用于 Arria® 10 和 Stratix® V 的低延迟 100G 以太网英特尔® FPGA IP
  • 以太网 10G MAC 英特尔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    在编译具有适用于以太网 英特尔 FPGA IP 的 英特尔® Stratix® 10 E-tile 硬 IP 的多个实例的设计时,您可能会看到上述警告。

    当用于以太网英特尔 FPGA IP的 E-tile 硬 IP 的多个实例在相同的英特尔® Quartus® Prime 项目中使用不同的配置时,设计可以错误地编译,而这也可能导致 fitter 错误。

    用户会看到编译警告,在英特尔 Quartus Prime 编译和模拟编译过程中,使用相同名称的模块设置被覆盖。

    解决方法

    此问题计划在 英特尔 Quartus Prime 软件的未来版本中修复。

    相关产品

    本文适用于 2 产品

    英特尔® Stratix® 10 MX FPGA
    英特尔® Stratix® 10 TX FPGA

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