文章 ID: 000075410 内容类型: 故障排除 上次审核日期: 2021 年 09 月 02 日

为什么 Gen3 配置中的 PCI Express 硬 IP 会定期从 L0 LTSSM 状态过渡到恢复状态，然后再返回？

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 适用于带有 SR-IOV 英特尔® FPGA IP 的 PCI Express* 的 Stratix® V 硬核 IP
  • 面向 PCI Express* 的 V 系列 Avalon-MM DMA
  • 适用于 PCI Express* 英特尔® FPGA IP 的 Arria® V GZ 硬核 IP
  • 适用于 PCI Express* 英特尔® FPGA IP 的 Avalon-MM Arria® V GZ 硬核 IP
  • 适用于 PCI Express* 英特尔® FPGA IP 的 Avalon-MM Stratix® V 硬核 IP
  • 适用于 PCI Express* 英特尔® FPGA IP 的 Stratix® V 硬核 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    PCI® Express 实例的 Gen3 硬核 IP 可能会从 L0 过渡到恢复，如果接收 （RX） 物理编码子层 （PCS） 接收到的数据与 SKP 或 SKP 最终模式相同。 PCS 模块同步器会错误地将这些解释为有效的 SKP 订购集，并重新调整数据。这会导致数据块边界被损坏。 不会导致数据丢失，因为受影响的数据将在 LTSSM 返回到 L0 状态后重新传输。
     
    此活动在 PIPE 界面上的签名如下：
    ·        受影响通道的 PIPE rxdata 与 SKP 数据模式（AAAAAAAA、AAAAAA）或 SKP 端模式（AAAAAA、XXXXXXE1）相匹配。
    ·        受影响通道的 PIPE rxvalid 信号在 LTSSM 恢复事件结束之前停止。
    ·        受影响通道的 PIPE rxstatus 信号报告 3'b100（解码错误或差异错误）。
     
    罕见地，加扰数据与 SKP 模式或 SKP 终端模式完全匹配。  有些系统可能会每隔几个小时发生一次。这个问题对链接带宽的影响可忽略不解。

    解决方法

    对于此问题，没有预定的变通办法或修复程序。无需采取任何行动。

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