文章 ID: 000075407 内容类型: 错误讯息 上次审核日期: 2017 年 06 月 09 日

警告:节点:reconfig_clk[0] 被确定为时钟,但未进行相关的时钟分配。

环境

  • 英特尔® Quartus® Prime 标准版
  • JESD204B 英特尔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于 英特尔® Quartus® Prime 软件版本 17.0 用 JESD204B 独立 IP 核编译设计时,针对 英特尔® Arria® 10 设备,您可能会在 fitter 和静态时序分析阶段看到此警告,因为 该reconfig_clk 在 IP 中不受限制。

    解决方法

    要解决此问题,请定义 IP SDC 文件中 频率 为 100 MHz - 125 MHz 的reconfig_clk。

    此问题从 英特尔 Quartus Prime 软件版本 17.0.1 开始修复。

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    本文适用于 1 产品

    英特尔® Arria® 10 FPGA 和 SoC FPGA

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