文章 ID: 000075391 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

为什么细化 JESD204B IP Nios控制设计示例失败,并设置 L=1?

环境

  • 英特尔® Quartus® Prime 标准版
  • JESD204B 英特尔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    Quartus® Prime Standard 17.0 的 Arria® 10 JESD204B Nios控制设计示例失效,因为 Qsys 与 reconfig_* 接口互连出现问题,导致 Qsys 不生成源代码文件。

    其他 JESD204B IP 设计示例变体,包括带有 L>1 的Nios控制、RTL 状态机控制、通用Nios控制和通用 RTL 状态机控制不受此问题的影响。

    解决方法

    要解决此问题,在 Quartus Prime 安装目录中找到并备份以下 TCL 文件的副本:

    ip/altera/altera_jesd204/src/lib/phy_adapter/altera_jesd204_phy_adapter_xs_hw.tcl

    • 使用文本编辑器打开 TCL 文件。xseries_avmm_adapter搜索流程。

    • 在 xseries_avmm_adapter 程序中添加 $d_L == 1 OR 状态检查以下是否语句。如果在程序中出现陈述,则有 3 种情况:

    更改前:

    如果 {[param_is_true RECONFIG_SHARED]

    更改后:

    如果 {[param_is_true RECONFIG_SHARED || $d_L == 1}

    • 保存修改后的 TCL 文件。

    • 重新启动 Quartus Prime 软件,创建新项目或重新打开现有项目,并生成Arria 10 JESD204B 设计示例。

    此问题计划在 Quartus Prime 软件的未来版本中解决。

    相关产品

    本文适用于 1 产品

    英特尔® Arria® 10 FPGA 和 SoC FPGA

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