文章 ID: 000075351 内容类型: 产品信息和文件 上次审核日期: 2021 年 08 月 27 日

如何0x24配置空间寄存器0x2C Stratix V、Arria V 和 Cyclone V 根端口 PCIe HIP 的0x2C?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 适用于 PCI Express* 英特尔® FPGA IP 的 Arria® V GZ 硬核 IP
  • 适用于 PCI Express* 英特尔® FPGA IP 的 Arria® V 硬核 IP
  • 适用于 PCI Express* 英特尔® FPGA IP 的 Avalon-MM Arria® V GZ 硬核 IP
  • 适用于 PCI Express* 英特尔® FPGA IP 的 Avalon-MM Stratix® V 硬核 IP
  • 适用于 PCI Express* 英特尔® FPGA IP 的 Avalon-MM Arria® V 硬核 IP
  • 适用于 PCI Express* 英特尔® FPGA IP 的 Avalon-MM Cyclone® V 硬核 IP
  • 适用于 PCI Express* 英特尔® FPGA IP 的 Cyclone® V 硬核 IP
  • 适用于 PCI Express* 英特尔® FPGA IP 的 Stratix® V 硬核 IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于 Quartus® Prime 软件出现问题,适用于 Stratix® V、Arria® V 和 Cyclone® V 设备的配置寄存器0x24、0x28和 0x2C 根端口模式 PCI Express* 硬核 IP (PCIe* HIP) 无法改写。所有 0 个将从这些寄存器退回。
    0x24:可预取内存基础/限制
    0x28:可预取内存基础上 32 位
    0x2C:可预取内存限制上 32 位

    解决方法

    打开 /合成/.v 文件,带文本编辑器。
    将".prefetchable_mem_window_addr_width_hwtcl (0) "更改为".prefetchable_mem_window_addr_width_hwtcl (1)"。
    关闭编辑器,并编译 Quartus 项目。

    #Note 这个问题仅适用于根端口配置。端点使用 BAR5、保留和子系统设备 ID/供应商 ID 的这些寄存器位置。这些由主机编程,用户应用程序不应尝试对这些寄存器进行编程。在端点配置中,预计从这些寄存器中读取所有 0 个。

    此问题计划在 Quartus Prime 专业版软件的未来发行版中解决。

    相关产品

    本文适用于 3 产品

    Arria® V FPGA 和 SoC FPGA
    Stratix® V FPGA
    Cyclone® V FPGA 和 SoC FPGA

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