文章 ID: 000075276 内容类型: 故障排除 上次审核日期: 2021 年 08 月 29 日

使用 ATX PLL 时，面向 PCI Express IP 内核的 Stratix V 硬核 IP 报告不正确报告的内核clkout 频率

环境

  • 英特尔® Quartus® II 订阅版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    报告的频率 coreclkout 错误 适用于 ATX PLL 时面向 PCI Express IP 内核的 Stratix V 硬核 IP 用于 Gen1 和 Gen2 ES 设备。对于 Gen2 ES 变体，频率 Quartus® II 软件报告 coreclkout 适用于 实际频率的一半。对于 Gen1 ES 变体，频率 Quartus® II 软件针对 coreclkout 的报告为四分之一 实际频率

    解决方法

    此问题在 Stratix V 硬盘版本 12.1 中修复 适用于 PCI Express IP 内核的 IP。

    相关产品

    本文适用于 1 产品

    Stratix® V FPGA

    更多帮助？

    联系支持中心

    法律声明

    1

    在此网站发表的所有帖子以及对网站内容的使用均受 Intel.com 使用条款的约束。

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考，未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突，应以英文版为准。 查看此页面的英语版本。