说明
英特尔® Stratix®的 10 FPGA 高速 LVDS I/O 接口可以被设置为不同的数据速率或相移，但前提是在 LVDS SERDES 英特尔® FPGA IP核心参数编辑器中选择 使用外部 PLL 选项。如果未选择此选项，更改数据速率或相移可能导致动态相位对齐 （DPA） 电路无法锁定，即使遵照正确的重置和初始化序列也可执行。
解决方法
有关 使用外部 PLL 模式的更多信息，请参阅英特尔® Stratix® 10 高速 LVDS I/O 用户指南，第 3.1.7 节，
有关重置和初始化序列的更多信息，请参阅英特尔® Stratix® 10 高速 LVDS I/O 用户指南，第 4.2.2 节。