说明
在 Verilog HDL 中合成未签名整数时，Quartus® II 软件可能会收到此警告，如下例所示：
reg [8:0] COUNT;
always @ (posedge CLK or posedge RST)
begin
COUNT = COUNT 1;
您收到此警告是因为 1 个非大小整数字节，默认为 32 位。
解决方法
为了避免此警告，请使用 1'b1 而不是 1。
COUNT = COUNT 1'b1;