文章 ID: 000074947 内容类型: 故障排除 上次审核日期: 2014 年 02 月 21 日

是否可以动态启用或禁用全球时钟 （GCLK） 或区域时钟 （RCLK） 网络，以在 Stratix® V、Arria® V 或 Cyclone® V 设备中驱动 fPLL？

环境

  • 英特尔® Quartus® II 订阅版
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    不能，动态启用或禁用全局时钟 （GCLK） 或区域时钟 （RCLK） 网络，以Stratix® V、Arria® V 或 Cyclone® V 设备中驱动 fPL。

    但是，由于 Quartus® II 软件版本 13.1 及更早版本出现问题，如果您在驱动 fPLL 的时钟控制模块上使用启用信号，编译过程不会失败。

     

    解决方法

    当您在驱动 fPLL 的时钟控制模块上使用启用信号时，Quartus® II 软件的未来版本将生成错误/警告消息，

    相关产品

    本文适用于 15 产品

    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Arria® V GT FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA

    更多帮助？

    联系支持中心

    法律声明

    1

    在此网站发表的所有帖子以及对网站内容的使用均受 Intel.com 使用条款的约束。

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考，未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突，应以英文版为准。 查看此页面的英语版本。