文章 ID: 000074745 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

当"ddio_l_reg"在核心逻辑中实施时,为 MAX 10 个设备使用 Altera 软 LVDS IP 时,是否有任何时序性能问题?

环境

  • 软 LVDS 英特尔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    在 MAX®10 设备中,您可能会看到ddio_h_reg在 I/O 元素中,而ddio_l_reg在使用Altera® 软 LVDS IP 时在内核逻辑中。这是预期的实施,不会影响时序性能。

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    英特尔® MAX® 10 FPGA

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