说明
当您将四组以上的 40G BaseKR IP 放置在 Stratix® V 设备的一侧时，您可能会收到以下错误消息：
错误 （175001）：无法放置分段式 PLL
错误 （177012）：从分段式 PLL 反馈输出到分数 PLL 的路由拥塞
该错误是由于 fPLL 反馈时钟拥塞所导致，fPLL 需要额外的路由资源以进行参考时钟补偿。
解决方法
为解决此问题，您可以将以下行添加至 Quartus® II 设置文件 （.qsf） 文件，将 PLL 补偿模式更改为“直接补偿”模式。
set_instance_assignment -name PLL_COMPENSATION_MODE DIRECT -to *| | alt_e40_pma_sv_kr4：GEN_40BIT_PMA_SV。GEN_KR4_SV.pma|altera_pll_156M~FRACTIONAL_PLL
此问题计划在英特尔® Quartus® Prime 专业版软件的未来发行版中解决。