文章 ID: 000074467 内容类型: 故障排除 上次审核日期: 2021 年 08 月 29 日

为什么我在为 DDR/DDR2 高性能 (HP) 控制器生成 VHDL 文件时会看到 Verilog 文件?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

HDL 始终作为 Verilog 生成,用于合成目的。在进行模拟时,我们为 VHDL 用户生成了 _phy.vho 的 simgen 模型。

从 Quartus® II 软件 7.2 版开始,IP Megawi 这些软件中的模拟选项卡在生成模拟模型时,不提供语言选项,该模拟模型以与顶级文件相同的语言生成。

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Stratix® II FPGA

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